Prestación y detalle de actividades: La Fase 2 del LHC tendrá sus comienzos en el año 2030. Para contribuir al desarrollo de nuevo hardware, se montó en la actualidad un laboratorio en el IFLP para trabajar en esta área de la ciencia y tecnología, en particular con procesadores FPGA. La arquitectura de base es del sistema de adquisición de datos en el detector ATLAS comienza en el llamado trigger de hardware con una tasa máxima de salida de 1MHz. En el nuevo hardware-trigger de ATLAS, el análisis de las señales provenientes del detector deben ser analizadas en un intervalo de algunos nanosegundos. Dada la tecnología disponible en la actualidad, el diseño del trigger solo puede realizarse mediante la utilización de FPGAs de alto desempeño ya que permiten la confección de circuitos suficientemente veloces para poder procesar las señales de ATLAS en un límite de tiempo mínimo. En este contexto el grupo se encuentra trabajando en el diseño, desarrollo, producción y tests de desempeño de distintos componentes electrónicos así como también en la construcción de un dispositivo de interconexión por Fibra Óptica (OM3, 3mm) del nuevo sistema de Trigger que permita transferencia de datos entre puntos a 25 GBps.
Asimismo, el grupo trabaja en el desarrollo de algoritmos de identificación de electrones y fotones para el Trigger de ATLAS implementados en FPGAs. El desafío es procesar alrededor de 1.5 MHz de datos de entrada con información del calorímetro de ATLAS, seleccionar posibles electrones y fotones y reducir esa tasa de eventos al menos 3 veces.
También estamos haciendo fabricación y mecanizado de piezas mecánicas, soportes y chasis para prototipos.
Equipos: Osciloscopio de Alta Frecuencia 4 canales a 1GHz, 20 GS/s, Generador de Señales arbitrarias de alta frecuencia, CNC, Impresora 3D, estación de Soldado, Fibras Ópticas OM3 3mm. AMD FPGA Evaluation Kit Versal de última generación EK-VPK180-G .
Responsables: Fernando Moncticelli, Facundo Lucca, Hernan Wahlberg y Maria Teresa Dova.